FPGA 的死胡同，邏輯折疊可能是出口
麒麟 2026 已經把邏輯折疊帶進量產，密度 +55%、同效能功耗大降。同一個槓桿，能不能把 FPGA／CGRA 從二十年的死胡同裡拉出來？這篇看它解鎖什麼、還缺什麼、以及 2030 年前要盯哪些檢查點。
這篇沒有我們的實測。已發生的事實都有連結；預測與機率是我們的判斷，會標明。我們對這個方向是樂觀的，但會把「要看到什麼才算成立」寫清楚。
先講結論
2026 年 9 月，麒麟 2026 出貨。它是第一顆把邏輯折疊帶進量產的 SoC。拆機之後的數字是：密度從 1.55 億顆/mm² 升到 2.38 億（+55%），同效能下 NPU 功耗降 66%、CPU 大核降 41%。
這不是路線圖，是已經在手上的手機晶片。
所以真正的問題不是「華為行不行」。是：同一個槓桿，能不能把 FPGA 與 CGRA 從二十年的死胡同裡拉出來？
我的答案：有望。但理由不是「數字變大」，而是它同時鬆開三個卡點，而這三個卡點剛好是 AI 時代最痛的地方。
死胡同：FPGA 卡在什麼地方
FPGA 不是不強，是三個體質問題讓它一直停在「膠合與原型」：
- 面積。 配置 SRAM 與可程式開關吃掉一大塊面積，同樣功能比 ASIC 大一個數量級。
- 記憶體牆。 可程式織體換不到 HBM 級的頻寬，只能外掛 DRAM；推論一進入大模型，就先輸在搬資料。
- 靜態性。 權重與路由在合成時就固定，模型一改就得重新走一次工具鏈。這件事在模型每季改版的年代，變成最大的成本。
第三點最少被討論，但它其實是 FPGA 在 AI 時代最應該贏的地方。只是過去的硬體做不到「改得夠快、改得夠便宜」。
折疊給了三把鑰匙
邏輯折疊在 2026 年指兩件不同的事，而它們解的是不同的鎖：
| 華為 LogicFolding（折 Z 軸） | 學術 temporal logic folding（折 T 軸） |
|---|---|
| 做法：一個邏輯區塊拆成上下兩層、面對面鍵合 | 做法：同一組 LUT 每隔幾個 cycle 重配置一次 |
| 解鎖：密度、頻率、更短的路徑 | 解鎖：用時間換面積，重配置變成常態 |
| 實證：麒麟 2026（已量產） | 實證：NATURE／NanoMap、Tabula Spacetime |
三把鑰匙分別對應三個卡點：
- 密度：把配置記憶體搬出邏輯層（BEOL 配置記憶體，M3D FPGA，DAC 2025），面積稅就有機會打折。
- 頻寬：把 SRAM 或 DRAM 貼上去。28nm 3D logic-on-SRAM CGRA 已經做出 4TB/s 垂直頻寬，51.19mm²、1GHz@0.9V。
- 重配置速度：混合鍵合把重配置延遲壓到 sub-10ns（vFPGA，2026），時間折疊第一次在成本上說得通。
再加一項：面對面鍵合讓線變短。LaZagna（ICCAD 2025）在 VTR 模擬裡量到臨界路徑最多縮短 6.7%、總線長 22.9%。
單看每一項都不算革命。放在一起，是 FPGA 二十年來第一次有機會把三個稅同時往下壓。
已經發生的事，不是預測
這一節全部是可以查證的。它重要，因為它把「折疊」從論文搬到商品。
密度與功耗。 麒麟 2026 對比前代平面架構的麒麟 9030 Pro：密度 +55%，同效能下 NPU 功耗 −66%、CPU 大核 −41%，GPU 的數字各家報導落在 45–58%。華為的說法是：晶片能耗大半花在金屬走線搬資料。折疊縮短路徑、降低互連電容，所以同效能可以用更低的頻率與電壓。
做得比預期細。 華為強調這是「選擇性折疊」：只折關鍵路徑與關鍵時序。再配合熱感知布局，讓冷熱電路交錯、避免熱點垂直重疊。垂直互連已經超過 1 億根，目標三年內做到 720nm 頂層金屬節距、2 億根以上。
製程也不再是藉口。 SMIC 的 N+3 已經進入 5nm 級量產（TechPowerUp）。也就是說，折疊不是在「沒有先進製程」時的替代品，而是「有製程之後仍然值得做」的架構選項。這一點改變了整件事的性質。
官方路線圖把它排進 AI 加速器。 依韜定律論文 V2，2025 年的昇騰 910C、2026 年的 950 仍用 Chiplet 與 2.5D；約 2030 年的昇騰 990 會把邏輯折疊引進 AI 加速器，此後 3D 折疊成為主要載體。
往前看：折疊真正解鎖的是什麼
如果折疊成立，FPGA／CGRA 在 AI 推論的位置會從「膠合」變成「可重構的推理引擎」。有四件事會因此變得可行：
一、持續學習。 權重與路由可以隨資料更新，不必為每一版模型重投片。ASIC 的結構弱點正好在這裡：模型一改，它就過期。
二、動態路由。 MoE 的 expert routing 本質上是「每個 token 走不同的路徑」。這件事在硬體層可變，比在軟體層用快取模擬更省。FPGA 與 CGRA 天生就在做路由。
三、動態權重與精度。 同一顆晶片可以今天跑 INT4、明天跑 FP8，或在長上下文時切換 KV 的存放層級。GPU 靠軟體排程，可重構硬體可以直接改電路。
四、邊緣與現場。 不能連網、不能大聲散熱、不能被斷料的場景，需要的是「買得到、改得動、十年供貨」。這一段 GPU 進不去，ASIC 的出貨量養不活。
把這四件事放在一起，就會看到一個和過去不同的結論：FPGA 賣的不是算力，是面對不確定性的能力。 而 AI 的下一段，剛好充滿不確定性。
但要小心求證：四個還沒到
樂觀不等於盲目。以下四件事如果沒解決，折疊就只是漂亮的原型：
一、2026 的實作是保守版。 麒麟用的是微凸塊與標準間距鍵合，不是最細的間距；TSV 的禁置區還會吃掉標準元件的位置。真正的密度紅利要等間距往下走。
二、工具鏈。 3D 要跨 die 做 P&R、時序、熱、SI 簽核，把多顆晶粒當成一個連續的設計實體。對 FPGA 來說，這等於整個編譯流程要重寫。這件事比晶圓鍵合難。
三、散熱與良率。 兩層主動邏輯把功率密度翻倍。華為用手機證明「密度高不等於更熱」。但 FPGA 長期跑在無風扇、工業、基地台環境，考驗的是十年可靠度，不是跑分。
四、成本。 混合鍵合連 HBM4 都還在觀望。良率相乘、成本相加，誰來付溢價，目前沒有答案。
這四點不是反對理由，是「什麼時候知道它成立」的清單。
檢查點：未來三年要看什麼
| 訊號 | 為什麼重要 |
|---|---|
| 鍵合節距往 720nm 以下走、互連數破 2 億 | 密度紅利能不能延續 |
| 昇騰 990 如期在 2030 前導入折疊 | AI 加速器真的採用，不只是手機 |
| 出現第一顆商用的 3D logic-on-logic FPGA | 從「華為的 SoC」變成「產業的選項」 |
| 3D-aware 的 EDA 與編譯器能把利用率拉高 | 沒有工具鏈，硬體只是樣品 |
| 邊緣裝置的 tokens/J 明顯優於 2026 年的 GPU | 商業價值最終要落在每瓦推論 |
2030 的樂觀情境
推論速度的關係很簡單：
以 7B 模型、INT4、batch 1、頻寬效率 0.6 估算（權重約 3.5 GB）：
| 機器 | 頻寬 | 推論速度 |
|---|---|---|
| 2026 邊緣 FPGA（LPDDR5） | 25 GB/s | 約 4 tok/s |
| 2030 3D FPGA（3D DRAM） | 2 TB/s | 約 340 tok/s |
| 2030 GPU（HBM4） | 8 TB/s | 約 1,370 tok/s |
從 4 到 340 是 85 倍。這 85 倍跨了兩個產品級別，不能直接當成「同級比較」。
跟同年的 GPU 比，3D FPGA 仍然慢約四倍。但這個比較只在「大模型、批次、頻寬受限」時才決定勝負。在延遲敏感、模型碎片化、每瓦 token 被寫進規格書的場景，基準換了，答案也會換。
相對 2026 年同級 FPGA，我們的推估分佈是：
| 倍數 | 機率 | 情境 |
|---|---|---|
| <3× | 15% | 只做到 2-tier 邏輯，記憶體照舊 |
| 3–10× | 25% | 3D DRAM 到位，編譯器仍弱 |
| 10–30× | 35% | 邏輯、記憶體、工具鏈三者同時到位 |
| 30–80× | 20% | 窄門：3B 以下模型、全 SRAM、邊緣對邊緣 |
| >80× | 5% | 需要 CIM 或類比，或者基準作弊 |
中位數大約 15 倍，期望值大約 22 倍。這組數字偏樂觀，理由是麒麟已經把密度與功耗同時做出來。那是三把鑰匙裡最難的一把。
我的判斷
| 情境（未來 5 年） | 機率 |
|---|---|
| 折疊成為某一家 FPGA 旗艦的標準微架構 | 60% |
| 中國 3D 路線在 AI 加速器落地（昇騰 990 如期） | 65% |
| FPGA／CGRA 在邊緣推論拿下可觀市佔 | 40% |
| 出現以折疊為核心賣點、年營收逾 10 億美元的新公司 | 15% |
| 折疊讓 FPGA 在資料中心推論取代 GPU 的一部分 | 10% |
這些是判斷，不是預測模型。它們的共同前提是：工具鏈要在 2028 年前追上硬體。追不上，上面全部往下修。
這篇的限制
一、我們沒有實測。 所有數字來自公開報導、論文與廠商說法；麒麟那組功耗數字是華為自行量測。
二、樂觀有來源，也有偏誤。 麒麟是個案，而且是華為在特定條件下（選擇性折疊、手機功耗預算）調出來的結果。換到 600mm² 的 FPGA，散熱與良率的帳要重算。
三、機率是判斷。 沒有統計模型，請當成「我們的看法」。
四、未來的推估建立在三個假設上。 混合鍵合的良率與成本在 2030 年前達標、3D-aware 工具鏈成熟、2030 年的 GPU 沒有進步得比預期快。
如果你要下注
三個問題，比記住任何數字有用。這是我們做概念驗證時的前三題。
一、你的模型還會不會變？ 會變，可重構的價值就成立；已經定型、出貨量又大，去開 ASIC。
二、你的瓶頸是頻寬還是延遲？ 大模型批次推論，頻寬決定一切，FPGA 不會贏；延遲、離線、每瓦 token，這些是它的地盤。
三、你的比較基準是 die，還是板子？ 只要競品是「2–4 顆離散元件加一塊板子」，折疊就有帳可算。
至於要不要現在押注——我們的經驗是，硬體路線的賭注通常輸在「太早下注」，而不是「太晚跟上」。但這一次，值得把它放進 2027 年的選項清單裡。